發布日期：2022-07-15 點擊率：21
硬件加速仿真擁有軟件仿真所不具有的高速特性,因為采用硬件的方式實現驗證對象,其仿真運行速度接近最終產品的現實速度。雖然硬件加速仿真方法具有高速的特性,但卻是以降低調試能力為代價的,如何在高速仿真下提供更強的調試能力成為硬件加速仿真方法所關注的焦點之一。
ASIC設計和SoC的硬件加速仿真面臨了更多的挑戰。并且ASIC和SoC產品的NRE(投片費)費用隨著工藝的進步呈現高速的增長,一次失敗的流片不僅僅導致產品上市時間的推遲也提高了產品的開發成本。這些挑戰包括:
1． 如何把ASIC設計代碼應用于基于FPGA的硬件加速電路板上？
2． 如何將大型設計劃分到多顆FPGA芯片進行加速仿真？
3． 如何實現SoC的軟/硬件加速協同驗證？
4． 如何實現設計內部信號的調試？
5． 如何實現不依賴于HDL仿真器的C/C++/SystemC測試激勵,以消除軟件仿真器帶來的性能瓶頸？
6． 如何實現GUI軟件方式的交互調試平臺？
Aldec公司的HES硬件仿真加速系統為上述問題提供了最佳的解決方案。HES系統能夠自動地將ASIC設計代碼中的門控時鐘邏輯轉換為FPGA設計中的時鐘使能邏輯,能夠自動地將ASIC設計中的存儲器模型轉換成FPGA片內或片外存儲器。用戶可以通過在計算機中插入多塊帶PCI接口的HES硬件加速板,并通過DVM(Design Verification Manager)工具自動地將大型設計劃分到多顆FPGA芯片中去。在HES系統中,用戶可以在RTL級或EDIF網表級指定需要追蹤的設計內部信號,并由DVM自動完成相關的代碼修改等工作。DVM還提供了豐富的API接口函數,屏蔽了硬件加速板的驅動問題,允許用戶通過C/C++/SystemC代碼直接控制和訪問硬件仿真加速電路板,無須通過HDL軟件仿真器提供測試激勵；例如編寫基于C的Testbench,編寫用戶自定義開發的GUI軟件等。
對于SoC的硬件加速仿真,HES系統還提供了軟件代碼的調試能力。通過HES硬件加速板與ARM等處理器子板相連在硬件上實現SoC設計,然后通過ARM子板上的Emulator接口和計算機中的IDE軟件調試器實現軟件代碼的調試能力。在軟件代碼調試的同時,用戶還可以通過HDL仿真器或自定義開發的GUI應用軟件實現硬件部分的仿真調試。
HES硬件仿真加速系統
在IC產品的設計開發過程中,大約有60%~90%的時間被用于設計的反復調試、仿真驗證、原型驗證以及硬件測試；提高驗證工作的效率對縮短產品上市時間和滿足日益復雜的設計驗證需求起到至關重要的作用。軟件仿真器的仿真速度提升空間有限,無法解決日益突出的設計規模越來越大和復雜而開發周期急劇縮短的矛盾,因此必須尋求一種新穎的和可行有效的方法。Aldec公司及時地推出了硬件仿真加速系統—HES (Hardware Embedded Simulation accelerator )。
硬件仿真加速系統(HES)采用了增量原型技術,在不同的設計驗證階段可以把用戶設計中的模塊以遞增的方式移植到硬件中,隨著用戶設計中硬件移植比例的增加,仿真速度逐漸提升。以往在HDL軟件仿真器中需要運行數天的驗證工作在HES系統中只需要幾分鐘即可完成。HES系統針對ARM、MIPS等嵌入式系統及存儲器設計有專門的解決方案,可以大大提高仿真驗證速度及軟硬件協同驗證調試的靈活性。HES系統的使用非常簡單,它不需額外的JTAG接口,電纜以及電源等,完全通過PCI總線接口實現和主計算機的通信。
HES系統中的硬件加速板采用PCI總線(支持32和64位PCI總線)在軟件和硬件之間建立了連接,并且利用先進的技術解決了硬件和軟件速度不一致的問題,保證了加速仿真的結果和實際結果完全一致。HES系統通過DVM(Design verification manager)工具把硬件模型和軟件仿真器連接到一起,DVM可與任意軟件仿真器組成強大的IC驗證系統。HES硬件加速板通過子板(Daughter Board)接口實現級聯,以滿足大型系統的驗證需求；HES硬件加速板還支持網絡化的團隊設計。HES的硬件加速板有多種不同型號,支持Xilinx和Altera多種FPGA器件,設計師可以根據設計規模等選擇滿足自己需要的HES硬件加速板。目前單塊HES板最大可以支持1200萬門的設計,多板級聯可以對高達4800萬門的設計進行驗證。
針對于帶有大量存儲器的設計,HES提供了專門的解決方案。普通HES硬件加速板上帶有128M bit的存儲器,包括DDR、SDRAM、SSRAM、DPRAM等類型；只需通過DVM設置外部存儲器(FPGA芯片以外)。針對用戶的大容量存儲器設計(大于128M bit),Aldec公司提供了帶有大容量存儲器的HES硬件加速板,如提供256M bit存儲器的HES1x2000板。用戶也可以級聯多塊HES硬件加速板,增加對設計和存儲器的加速仿真能力。除此之外,用戶還可以通過插入子板(Daughter Board)的方式實現大容量存儲器,Aldec公司為用戶提供了多種大容量存儲器子板。
圖1顯示了HES系統快速實現硬件加速仿真的流程。其中包括了SoC的軟/硬件加速協同驗證流程。
圖 1: Aldec公司的HES硬件仿真加速系統的開發流程。
用HES系統快速實現高級硬件加速仿真
HES系統可以快速實現系統集成測試階段的硬件加速仿真應用。并且通過開放的API編程接口,用戶能夠開發自定義的測試應用程序,例如開發帶GUI圖形界面的交互式控制軟件。DVM(Design Verification Manager)工具能夠自動實現設計代碼到多顆FPGA芯片的劃分,并且自動完成ASIC代碼到FPGA代碼的轉換,例如門控時鐘邏輯到時鐘使能邏輯的轉換,存儲器IP的自動轉換等。HES系統還提供了設計內部的調試能力,用戶在DVM中可以指定RTL級或網表級需要追蹤的內部信號,并有DVM自動完成代碼修改等操作；除此之外,HES系統還支持Xilinx公司的ChipScope片內邏輯分析器。
通過API編寫無須HDL仿真器的C/C++測試激勵程序
DVM工具提供了C/C++ API應用編程接口。用戶可以通過API直接訪問和控制硬件仿真加速電路板:如開發C語言的測試激勵,開發帶有GUI圖形界面的交互式控制軟件。
通常,硬件加速仿真系統的加速性能受到HDL軟件仿真器的限制。通過編寫獨立于仿真器的C/C++測試激勵程序能夠最大程度上消除仿真器帶來的性能瓶頸。
除了編寫C/C++測試激勵程序外,用戶還可以編寫更高級的應用程序,例如在Visual C++環境中開發帶GUI圖形界面的高級應用程序。DVM可以自動產生基本的C-Testbench代碼,里面包含了基本的API函數調用,例如硬件加速板的初始化函數等。用戶可以在此基礎上快速開發自定義的C代碼。
內部信號的仿真調試
硬件加速仿真的方法通常需要以降低調試能力為代價來獲得高速的仿真。HES硬件仿真加速系統不僅僅可以實現高速仿真,還為用戶提供了內部信號的調試能力。在DVM工具中,用戶可以在RTL級或EDIF網表級指定需要追蹤的內部信號,DVM將自動完成代碼修改等相關工作。在后續的仿真過程中,這些內部信號與外部信號一樣可以進行波形觀察、端點設置、信號數據流追蹤等操作。
DVM將自動完成圖2所示的PCI接口驅動程序的控制,PLI、VHPI、FLI語言接口的編程工作。用戶需要做的只是告訴DVM哪些內部信號是需要仿真調試的。
圖 2: DVM API接口函數的應用。
設計的自動劃分
對于單顆FPGA芯片或單塊HES硬件加速電路板無法容納的大型設計,可以通過在計算機主板上插入多塊HES硬件加速板來提供更大容量的FPGA等硬件資源。多塊HES硬件加速板最大可以容納1億門級的大型設計。
除此之外,DVM工具能夠自動完成設計的自動劃分。用戶只需要指定哪些代碼模塊實現在哪塊HES硬件加速板上,然后由DVM自動完成設計劃分,綜合,以及最后的布局布線。甚至用戶可以不指定劃分的方式,由DVM來自動選擇哪些代碼模塊實現在哪塊HES硬件加速板上。
圖 3:系統設計內部信號的仿真調試。
SoC加速軟/硬件協同驗證
SoC設計中的軟/硬件協同驗證技術一直以來都是工程師們關注的熱點。在傳統的SoC開發流程中,軟件開發工程師與硬件設計工程師在原型電路板加工完成之前沒有交互的過程。軟件工程師在軟件IDE環境中進行代碼的設計與調試。代碼調試完成時,軟件工程師必須等待原型設計；直到原型電路板加工完成后,才能將軟件代碼集成到硬件平臺上進行軟硬件集成測試驗證。由于軟件開發和硬件設計過程中沒有交互,軟、硬件設計中的許多bug需要等到軟件代碼集成到原型電路板中以后才會被發現。在項目設計流程后期階段才發現的bug往往會給工程師帶來巨大的痛苦,很大程度上增加了整個項目的開發周期,同時降低了產品的設計質量。
圖 4: HES系統中的SoC加速軟/硬件協同驗證。
軟/硬件協同驗證的方法能夠將軟、硬件設計工程師盡早協作在一起。通過軟、硬件交互調試將設計中的大部分bug,尤其是軟、硬件接口bug消除在開發流程的早期,保證產品的設計質量,并降低了設計反復的風險從而縮短產品的上市時間。
HES系統不僅提供了SoC的軟/硬件協同驗證能力,同時通過將硬件模型實現到HES硬件加速板和FPGA芯片中最大程度上加快了軟/硬件協同驗證的速度。
圖 5 :使用HES系統快速實現各類IC設計的原型驗證平臺。
HES系統還能夠將ARM或MIPS處理器核的指令存儲器指定到不同的位置,以提供不同的取指仿真速度和調試要求。例如用戶可以將指令存儲器指定放在ARM子板上以獲取最快的取指速度；也可以將指令存儲器指定到HES硬件加速板上,在較快的取指速度下獲得一定的調試能力；用戶還可以將指令存儲器作為硬件模型放在HDL仿真器里的testbench中以獲取最強的指令存儲器動作的調試能力。
快速實現各類IC設計的原型驗證平臺
當IC設計在最后階段達到穩定時,一般需要進行長時間的、實時的測試驗證。同時需要將整個設計轉變為物理電路,通過真實的物理激勵信號測試設計在真實的物理環境中是否能夠正常的工作；因此在設計的最后階段往往要進行基于FPGA的原型設計驗證。HES系統除了提供上述的高級硬件加速仿真解決方案外,還能夠快速地實現各類IC設計的原型驗證平臺。
DVM為原型驗證平臺提供了特定的API函數庫。通過這些函數庫,用戶可以開發自定義的可視化C/C++程序,作為IC設計原型驗證階段的可視化人機交互控制接口。
將HES系統實現的各類IC設計原型驗證平臺通過PCB板上的子板接口,用戶可以將原型設計與其它外部設備或PCB進行連接,例如邏輯分析儀、硬件激勵產生器等。通過自定義開發的應用程序,用戶可以在原型驗證過程中加入人機交互控制。
支持Xilinx的 ChipScope片內邏輯分析工具
Xilinx公司的ChipScope片內邏輯分析工具為用戶提供了FPGA芯片內部信號的調試分析能力。
要使用Xilinx ChipScope工具必須首先在設計代碼中插入ChipScope核,DVM能夠自動在設計代碼中插入ChipScope核。在原型硬件完成后,通過JTAG接口和ChipScope軟件工具,用戶能夠對預先在DVM中指定需要追蹤的內部信號進行調試分析,參見圖5。
本文小結
Aldec公司的HES系統能夠提供各類IC設計的各個驗證階段的解決方案,包括硬件加速仿真,SoC軟/硬件加速協同驗證和硬件原型驗證等。
通過開放的API接口函數,用戶可以自定義開發應用程序來訪問和控制HES硬件加速板,例如無須HDL仿真器的C/C++激勵程序,帶GUI圖形界面的人機交互控制程序等。對于大型IC設計,HES系統能夠自動進行設計劃分并自動實現到多塊HES硬件加速板和FPGA芯片中。通過在HES系統中指定需要追蹤的內部信號,HES系統將自動完成所需的代碼修改等工作,并在后續的硬件加速仿真和原型驗證(通過Xilinx ChipScope工具)中實現對內部信號的調試分析。通過將ARM或MIPS子板與HES硬件加速板相連,用戶可以快速實現SoC加速軟/硬件協同驗證。
除了實現各類IC設計的硬件加速仿真外,HES系統還能夠快速實現各類IC設計的原型驗證平臺,通過開放的原型API接口函數,用戶可以開發用于原型驗證的可視化人機交互控制程序。通過JTAG接口和Xilinx ChipScope實現FPGA芯片內部信號的調試分析。通過HES硬件電路板的子板接口實現原型設計與外部硬件或電路板的互連,例如邏輯分析儀、示波器或硬件激勵發生器等等。
作者:王翔
區域技術經理
Aldec中國
