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據新思(Synopsys)解決方案部高級副總裁兼總經理John Chilton日前表示,完成一個芯片所投入的時間和資源成本,也就是生產率,是當今IC設計的主導問題。

隨著市場要求與IC工業(yè)供應能力之間的設計差距增大,Chilton在設計與驗證大會表示,限制明顯地從能力向生產率轉移。問題在于IC設計的生產率難以測定,更不用說改進。設計規(guī)模、性能和工藝節(jié)點、庫和IP成熟性被確定為設計生產率的主要因素。

他表示,采用SystemVerilog進行驗證,用SystemC來促成早期軟件開發(fā),以及利用多處理器工具提供的速度,將增強設計生產率。下一代布局布線工具和可配置設計環(huán)境還將在結構級增大生產率。

Chilton認為,由多個供應商合作創(chuàng)建的芯片級IP和生命周期生產率水平增強也將對IC設計的更高效作出貢獻。最終,通過整合結構、項目和生命周期增強提高8倍的生產率對行業(yè)來說是可能的。