發布日期：2022-07-15 點擊率：38
隨著IC產業向130nm以下先進納米工藝技術的發展,這些復雜IC的制造要求向開發流程更上游轉移變得至關重要。如今,IC開發人員必須處理日益增多的由納米工藝技術和子波長蝕刻引起的一系列問題。在設計早期作出的許多決定往往會復雜化或者簡化下游制造過程。因此,業界領先的半導體制造商正在積極地向納米級IC設計流程中集成制造性功能。具體的實現方法是半導體制造商與電子設計自動化(EDA)工具提供商在有關先進制造技術方面開展緊密合作,確保設計出的IC結構能符合下游步驟要求的線寬、方位和其它設計特性要求。為了減少代價相當高的設計反復次數,縮短越來越復雜的納米設計進入量產的周期,半導體制造商非常希望使用更高效的可制造性設計(DFM)技術,因此這種產業間的合作將變得越來越廣泛。
圖1:隨著業界向更先進的工藝技術的發展,由納米和制造效應引起的硅片故障呈上升趨勢。
為了應對這一趨勢,需要進一步改善設計方法。
先進的集成器件制造商(IDM)一般都能熟練地設計電路,并根據他們對制造工藝的深刻理解優化電路性能。然而在ASIC領域中,設計與制造的分離加大了設計師對制造問題以及制造工程師對制造數據中隱含的設計要素的理解難度。這樣,傳統的ASIC開發被迫采用更加保守的方法以確保硅片的功能完整,并在生產中達到期望的良品率水平。
傳統的驗證方法
多年來,ASIC設計師采用傳統的簽字確認驗證方法就可以自信地將設計遞交給制造商,并依靠制造商的后處理能力優化良品率。然而,隨著業界向先進納米工藝技術的發展,半導體制造商開始面臨許多新的電氣和物理效應,這些效應將戲劇性地提高設計復雜性,并最終削弱設計師快速成功流片的能力,無法達成最優的性能。半導體制造商已經經歷過有些設計盡管已經通過傳統簽字確認方法的驗證但最終流片失敗的教訓,而這一趨勢在納米節點時將變得更糟(圖1)。
在130nm以下設計中,不斷增加的漏電流將提高器件的功耗,由此形成了向更低供電電壓發展的趨勢。另外,在緊密相鄰的互連走線上使用更高頻率的信號,也增加了串擾和耦合等信號完整性(SI)問題對由于使用更低供電電壓、噪聲余量更少的電路的影響。同時,設計師需要解決下游化學機械拋光(CMP)失真問題,以及在子波長蝕刻中使用的更高級分辨率增強技術(RET)帶來的問題,并預測它們對關鍵路徑的時序造成的潛在影響。
單純通過后布局制造數據的校正來解決這些連帶效應被證明是無效的。經驗表明,納米器件在制造階段遇到的問題通常都需要通過不斷的設計反復和流片才能解決。在當今快速變化的市場情況下,每次流片不僅意味著需要支出數百萬美元的掩模成本,而且由于交貨的延遲將導致總體收入的大幅降低。能夠在設計過程的早期就解決這些新出現的納米問題的半導體制造商擁有使納米設計更快面市和更快進入批量生產的極大優勢。因此,業界領先的半導體制造商正在逐步采用更有效的能夠預測和解決這些后端制造難題的DFM策略。
準確性因素
過去,一說起滿足制造性要求,在很大程度上就意味著在出帶后運行設計規則檢查(DRC)工具。而如今的設計師需要的是能夠準確分析電源、SI和制造效應對電路性能帶來影響的工具和方法。反過來說,高效的分析取決于對先進納米工藝越來越準確、全面的性能表征,而這些工藝通常被反映為設計規則套件和技術文檔。
圖2:(a)在先進工藝節點,不準確的數據會使設計處于理想工作范圍之外；
(b)設計師通過使用精確的寄生數據,可以減少設計余量、改善性能和良品率。
在早前要求較寬松的工藝時代,設計師可以通過創建足夠的時序和版圖余量來補償建模近似值和估計的版圖寄生數據。然而在更先進的技術節點,納米效應和制造變化將使設計性能遠遠達不到用傳統工具和方法設計能夠達到的任何合理余量(圖2)。傳統方法中使用的估計寄生數據和建模近似值達不到覆蓋由納米效應和制造變化引起的時序變化所需的精度。
傳統的寄生抽取工具可以通過對大量互連圖案的系統性分析為寄生電阻電容電感(RLC)數據創建出簡單的圖案。在這種方法中使用的電磁場解算器(field solver,一種二維或三維電磁場求解軟件工具)會用線寬和間距等特殊參數建立結果表格。然后,寄生提取工具需要插入落在計算值之間的任何線寬和間距。在對設計性能的詳細時序分析過程中,這些不精確的寄生值會讓時序問題在設計階段隱藏起來,導致實際芯片的性能劣化甚至發生電路故障。
走線的建模
在先進工藝時代,提取方法必須面對越來越復雜的一系列相關因素,包括在更新工藝中發現的走線性能新模型。例如,傳統的鋁工藝走線形狀就有別于銅工藝走線形狀,它使用一個鍍層來保護銅線免受四周電介質的影響。在這些帶鍍層的銅線中,電流更容易在走線的銅部分流過,而外面的鍍層主要決定電容。因此電阻的等效線尺寸與電容的等效線尺寸是不同的。
由于存在CMP等效應,線的建模也變得越來越復雜,因為這些效應會在個別走線的電阻率中引入寬度變量。在銅工藝中,CMP會磨損銅線的頂端。不同的走線厚度會引起裸模間互連電阻和電容的變化,從而導致等長走線也會有不同的寄生時延。另外,電容也很容易隨“偽”金屬填充等工藝方法而出現成倍的變化?！皞巍苯饘偬畛涔に囉脕硖岣哒麄€芯片上金屬密度的一致性,減少片上的變化。因此,實際走線的真正電阻和電容值取決于它的周邊環境,包括可能會影響性能、距離幾微米遠的架構。
目前先進的提取工具采用電磁場解算器(field solver,一種二維或三維電磁場求解軟件工具)分析互連圖案的實際模型,并確定走線的實際寄生電容。這些工具使用代工廠提供的詳細數據對高級電介質、梯形導體、銅技術、CMP失真和其它性能變化效應提供二維和三維的建模和表征。先進的抽取器能夠解決這些片上變化,提供可靠時序分析和仿真所需的精確寄生數據。像工藝規則加密等新方法能夠讓代工廠向用戶和EDA供應商安全地提供精確走線建模和寄生提取所必需的數據。
圖3:(a)針對指定工藝、通過全曝光/散焦(de-focus)窗口顯示的圖像失真,并展示了
可用RET技術通過工藝窗口完全校正的嚴重失真。(b)使用RET之前(藍線)和使用
RET之后(紫紅色線)的圖像失真。RET還可以解決嚴重的走線端短路、邊角圓形化
和觸點閉合等問題。
設計影響的擴大
這種代工廠和EDA供應商之間的廣泛合作開始逐漸影響具有DFM功能的設計流程涉及到的所有領域。例如,新功能有助于設計工程師在針對子波長蝕刻所需的復雜RET進行優化設計時扮演更重要的角色。過去,制造商可以利用RET改變GDSII制造數據,不需要設計工程師的任何參與。采用這種方式后,像光學接近校正(OPC)和相移掩模(PSM)這樣的方法就可以在指定光波長下保持較小幾何尺寸的精度。
隨著向子波長蝕刻的轉移,通過衍射受限系統的成像將導致硅片上的印刷圖案產生比半導體物理設計工藝創建的圖案更嚴重的失真。失真效應會影響硅片上圖案的保真度和邊緣布局,在最壞情況上,甚至完全消除圖案(圖3)。蝕刻和氧化層增加等其它工藝步驟也會加劇畫線和印刷圖形之間的失真。除非這些失真得到校正,否則這些不準確的器件圖像復制將在生產中導致嚴重的良品率下降。
由于加深了對這些制造問題的理解,新的EDA工具可以幫助設計師避免潛在的下游問題。新的工具不是去發現設計中是否包含不能在蝕刻中得到正確處理的架構,而是幫助設計師遠在出帶之前的設計早期確定這些問題。采用這種方式后,即使沒有制造專業技術的設計師也能在影響或優化設計性能和設計可制造性方面發揮重要的作用。
隨著工藝技術復雜度的提高,保證設計的可制造性仍然要求半導體供應鏈中所有成員開展緊密合作,包括芯片設計師、知識產權(IP)供應商、EDA供應商和硅代工廠。如OpenAccess這樣的產業聯盟為發揮更先進的DFM策略提供了設計基礎架構的關鍵要素,并將繼續為更有效的DFM方法提供重要的支持。
作者:Mark Miller
DFM行銷和業務開發副總裁
Pankaj Mayor
Cadence設計系統公司
Walter Ng
特許半導體制造公司
