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Cologne Chip在設計自動化研討會上推PLL IP核

發布日期:2022-07-15 點擊率:29

日前在美國加州舉行的設計自動化研討會(DAC)上,德國Cologne Chip AG推出了一項新的知識產權(IP)內核設計——C3-PLL-2。

這內核設計基于Cologne Chip公司的Digicc技術設計方法,是一種面向頻率綜合應用的鎖相環(PLL)。據該公司介紹,此全數字IP核用于數字邏輯標準單元庫,不受工藝技術和芯片幾何尺寸的影響,占用的芯片面積據稱小于競爭技術。有關C3-PLL-2的定價及相關信息可從該公司網站得到。


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