發布日期：2022-07-15 點擊率：31
應用材料(Applied Materials)、ARM、Cadence和臺積電(TSMC)等公司日前表示,正通過“硅設計鏈行動(Silicon Design Chain Initiative)”,合作開發與驗證低功耗設計技術。據稱經測試后,此技術在90納米設計上可節省多達40%的功耗。
這種低功耗設計采用ARM1136JF-S測試芯片、ARM Artisan標準組件數據庫及內存、Cadence Encounter設計平臺以及臺積電Reference Flow 5.0。Silicon Design Chain Initiative結合了四家公司的硅驗證IP、設計工具及參考流程,主要目的是為客戶提供從設計到產能的驗證路徑,協助開發先進芯片。
雖然移動裝置產品的SoC設計在半導體市場占最大的需求,但設計依舊在復雜度以及功耗之間難以取得平衡。在應用先進工藝技術(如微米工藝以及以下的技術)時必須考慮到在合理成本下芯片的種種復雜功能需求。因此芯片開發廠商無論在延長電池壽命或散熱的議題上,都必須取得電源和效能之間的平衡。
對主流設計廠商來說,有效的低功耗設計策略方法并不多,因為必須橫跨半導體設計供應鏈,尋求IP供貨商、EDA供貨商、設備供貨商以及晶圓代工廠之間的合作,因而造成極大的開發支出。而Silicon Design Chain Initiative則可提供經過驗證的設計流程,解決產業大部分挑戰性的納米設計難題。
Cadence表示,當前的納米電子挑戰不是任何單一公司可以獨立面對的,唯有跨設計供應鏈整合資源和不同領域專家的技術,才能讓客戶成功地開發納米尺寸產品。目前Silicon Design Chain Initiative已經采用對RTL流程影響最小的整合電源管理方法,開發出可最佳化SoC電源和效能。
這個簡化的方法結合了如Cadence Encounter數字IC設計平臺、Encounter RTL Compiler合成技術、Encounter CeltIC NDC(納米延遲計算器)信號完整性分析及VoltageStorm電源分析,以及透過lib_ecsm library views、以Cadence的Effective Current Source Model (ECSM)格式支持的ARM Artisan標準組件數據庫及內存。
