發布日期：2022-07-15 點擊率：33
甚至連ASIC供應商也不否認競爭的FPGA器件在系統設計中越來越重要。但是在一些系統設計中,這些可編程芯片能否克服自身的功耗問題以取代強大的SoC器件仍存在許多疑問。
FPGA供應商表示,他們注意到了功耗問題,并已經對他們的產品規劃做出了相應調整。事實上,賽靈思設計Virtex 4 FPGA器件時的目標之一是盡量降低功耗。“在過去的兩年里,功耗已經成為亞100nm設計的重要問題,”賽靈思的產品行銷總監Chuck Tralka表示。
在工藝技術方面,賽靈思與其代工伙伴臺聯電合作實現了一種用于晶體管的三柵極氧化層工藝,可使三個不同的柵極氧化層協同工作。例如,在配置單元中的晶體管可以添加一層絕緣材料以減少漏電功耗,而且與其它晶體管相比,其轉換頻率較低,所以性能的下降可以忽略不計。
頂級FPGA供應商是率先采用新工藝設計規則的半導體廠商之一。他們的器件支持眾多由內部開發或來自第三方供應商的IP核及嵌入式處理器。賽靈思和Altera等供應商都在擴充自己的軟件開發團隊,以使其工具能跟上芯片的發展。
與其它芯片廠商相比,他們在業務方面也很出色。FPGA的銷量一直超過芯片產業的其它領域,其中排名前兩位供應商的毛利率接近70%。這給了他們信心,使他們能夠投入巨資從事新的FPGA設計以及軟件工具和制造工藝技術的開發。
但這些器件仍然是FPGA,它們需要額外的晶體管層來實現可編程性。在工藝技術發展的每個轉折點,這些晶體管都造成越來越多的漏電流。盡管FPGA使用戶避免了NRE費用和漫長的開發周期,但FPGA供應商發現在開始轉向90nm設計規則時,他們不得不努力控制功耗。
Virtex 4的架構可以被看作是在提高性能的同時將功耗限制在可控制范圍之內的一種嘗試。賽靈思大量采用預硬化(preharden)的邏輯模塊,從而使邏輯設計人員不必再使用高功耗的可編程架構,尤其是對于常規功能和已經被標準化的功能。例如,一個FIR濾波器原來需要1,461個邏輯單元來執行加法器功能,而現在可以被完全包含在DSP邏輯片中,從而降低了七倍的功耗。
FPGA使用預硬化IP模塊已經有幾年的歷史。Virtex 4的獨特之處在于,賽靈思按應用領域來劃分客戶,并依此設計FPGA器件,這些FPGA包含它認為最適合于某項工作的不同組合的IP核。
對用戶而言,基于邏輯單元的數量和所需的存儲器模塊來選擇FPGA已經不行。現在,如果他們想獲得賽靈思所承諾的功耗和性能指標,關鍵是要選擇正確的平臺。
例如,以DSP為中心的設計可以采用一顆帶有512個DSP邏輯片、最多包含55,296個邏輯單元的FPGA。另一方面,需要更多空白邏輯單元的設計師能夠選擇帶有200,248個邏輯單元的另一個平臺。第三種平臺帶有預裝的PowerPC內核、以太網MAC器件和運行速度高達11.1 Gbps的串行收發器。
賽靈思表示將發布17款Virtex 4器件,分別適用于以下三種應用域之一,即邏輯、DSP和連接/嵌入式處理。該公司還聲稱,當某種業務達到足夠的規模時,Virtex 4的基本架構使它可以很容易打造出更多的平臺。
也有人質疑賽靈思的方法,這并不令人驚訝,懷疑者主要來自是競爭的芯片廠商。盡管如此,值得注意的是,Altera在決定反對該方法之前也曾考慮使用三柵極氧化層方法來構建其FPGA。該公司技術副總裁Francois Gregoire表示,這種方法最多可以降低20%的功耗,這是其唯一的好處。但Altera認為三柵極氧化層是一種非標準化的工藝技術,很少有芯片廠商使用,這增加了出錯的風險。Altera的方法是在其90nm Stratix中引入一種新的查找表(LUT)結構,以減小功耗,同時采用低k介電材料來提升性能。
不過,賽靈思宣稱使用其方法可減少40%的漏電流。該公司表示,它正在與其代工廠UMC密切合作以驗證生產工藝。
這些措施是否足以使FPGA取代復雜的ASIC及其相應的掩膜可編程器件(結構化ASIC)仍存在爭議。當然,ASIC供應商的感覺是FPGA是龐大的、昂貴的高功耗器件,而且許多芯片制造商也在尋找反對FPGA的理由。
“有證據表明,一些最新的90nm FPGA器件在無時鐘時的靜態功耗與一個有時鐘的ASIC的動態功耗一樣大,”LSI Logic 公司的技術行銷副總裁Ronnie Vasishta表示。同時,另一家主要的ASIC供應商NEC也指出,和結構化ASIC相比,FPGA的布線方式導致更高的電容,從而使功耗增加5倍。
FPGA供應商有很好的理由相信風向是在他們這邊,但他們也應該時常查看FPGA存在的問題。
作者:趙子龍
