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臺(tái)聯(lián)電(UMC)與益華計(jì)算機(jī)(Cadence)日前共同宣布,針對(duì)以微米及以下工藝所設(shè)計(jì)的系統(tǒng)級(jí)芯片(SoC),合作推出數(shù)字設(shè)計(jì)參考流程。

此設(shè)計(jì)參考流程所采用的IP鏈接庫與內(nèi)存,系來自于提供硅驗(yàn)證IP與ASIC設(shè)計(jì)服務(wù)智原科技(Faraday Technology)。此RTL-to-GDSII設(shè)計(jì)參考流程運(yùn)用臺(tái)聯(lián)電的尖端技術(shù),將高速晶體管與低漏電晶體管整合在同一個(gè)芯片上,并適用于有線及無線應(yīng)用產(chǎn)品。

以益華計(jì)算機(jī)Encounter數(shù)字IC設(shè)計(jì)平臺(tái)為基礎(chǔ),這項(xiàng)設(shè)計(jì)參考流程已經(jīng)通過臺(tái)聯(lián)電微米高速工藝的驗(yàn)證。隨著微米及以工藝在設(shè)計(jì)與生產(chǎn)間的相互依賴性日益提高,此一整合性設(shè)計(jì)參考流程在保有硅晶圓品質(zhì)之下,借著降低在設(shè)計(jì)階段的重復(fù)動(dòng)作以及光罩重制,為客戶提供了從RTL到實(shí)際生產(chǎn)上可行的設(shè)計(jì)流程。這在設(shè)計(jì)數(shù)百萬閘極系統(tǒng)單芯片與加速產(chǎn)品的上市時(shí)程來說,是十分關(guān)鍵的因素。

“臺(tái)聯(lián)電持續(xù)強(qiáng)化我們的系統(tǒng)單芯片晶圓專工解決方案組合,以幫助設(shè)計(jì)復(fù)雜系統(tǒng)級(jí)芯片的設(shè)計(jì)公司更快更成功推出其產(chǎn)品,”臺(tái)聯(lián)電設(shè)計(jì)支持部部長劉康懋表示；“透過與益華計(jì)算機(jī)的緊密合作,我們可以確保其數(shù)字IC解決方案可與我們制程充分配合。” 這項(xiàng)設(shè)計(jì)參考流程結(jié)合了益華計(jì)算機(jī)的尖端科技,包括Encounter RTL Complier、First Encounter GPS(Global Physical Synthesis)、NanoRoute,Fire & Ice QX、CeltIC-NDC,VoltageStorm電流分析和Assura物理驗(yàn)證。并使用了“以拉線為首要考量”(wires first)方法以因應(yīng)進(jìn)行納米設(shè)計(jì)時(shí)的關(guān)鍵難題,如時(shí)序收斂、信號(hào)完整性與電源整合性。