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不斷成熟的寬帶市場促進了在網(wǎng)絡邊緣處各種客戶端設備(CPE)的發(fā)展,它們可為家庭和小型辦公室提供多種不同的功能組合。
在當前的復雜網(wǎng)絡環(huán)境中,寬帶CPE通常提供以下功能:互聯(lián)網(wǎng)協(xié)議(IP)橋接和路由、數(shù)字用戶線(DSL)、有線調制解調器、有線和無線以太網(wǎng)、VoIP、通用串行總線(USB)、異步傳輸模式(ATM)、防火墻、虛擬專用網(wǎng)(VPN)客戶端以及其它形式的安全措施,而這些都只是最常用的現(xiàn)有接口和協(xié)議。
雖然在網(wǎng)絡邊緣處的CPE產(chǎn)品提供的功能千差萬別,但它們都有一個共同點,即對成本非常敏感。開發(fā)商需要以盡可能低的成本去創(chuàng)建許多類型的CPE系統(tǒng),以覆蓋各式各樣的寬帶應用。
為了滿足這些要求,開發(fā)商必須依賴于能夠為他們提供低成本、靈活性以及高性能等優(yōu)勢的底層芯片解決方案。如果一個處理器平臺可提供完整的軟硬件解決方案,并具有多功能的模塊化架構,那么它就能夠充當全系列寬帶產(chǎn)品的基礎,從而為CPE制造商節(jié)省開發(fā)資源,縮短產(chǎn)品的上市時間。
幸運的是,對系統(tǒng)開發(fā)商而言,寬帶處理器平臺的創(chuàng)新架構正在不斷涌現(xiàn),它們可以提高系統(tǒng)的性能,并增強設計的模塊性。
相關的硬件和軟件架構技術包括:分布在外圍接口設備之間的DMA管理、與協(xié)議無關的外設公共編程接口以及取代標準總線架構的資源交換中心(SCR)。這些目前正被采用的創(chuàng)新架構與高速緩存擴容等改良技術一道,不僅為系統(tǒng)級芯片(SoC)集成,而且還為系統(tǒng)級設計提供了更高的性能和更大的靈活性。
在寬帶環(huán)境中,直接存儲器訪問(DMA)控制毋需設計得必須能處理每種可想象得到的接口的數(shù)據(jù)傳輸。正如其名稱所暗示的含意,分布式DMA控制方法把中央控制器的功能分散到各種不同的外設接口上。每個外設能充當自己的總線主控制器,這與通常的架構不同:它們一般由CPU或中央DMA控制器來擔當總線主控制器。
每個外設接口根據(jù)自己的需求來定制分布式DMA控制功能,它們不會有額外的功能或靈活性。因為緩沖和突發(fā)存儲器大小是為正在傳輸?shù)臄?shù)據(jù)類型優(yōu)化的,所以硬件非常緊湊。即使不同的分布式DMA控制功能單元加在一起,它們也不會超過通用DMA控制器的大小。此外,幾個小的控制功能單元能比單個大型的控制器更有效地利用裸片面積,從而節(jié)省了硅片成本。
對于面向數(shù)據(jù)包的多通道通信外設而言,采用一種與協(xié)議無關的編程接口可以提高分布式DMA控制的效率。
例如,在某些寬帶處理器上實現(xiàn)的通信端口編程接口(CPPI)就是這樣的一種接口。從本質上講,CPPI為開發(fā)者提供了一種處理不同協(xié)議接口的公共方法,這些接口可能要求在單個端口上有多級優(yōu)先權和多條通道。無論采用的是什么協(xié)議,CPPI為所有外設定義了寄存器組、數(shù)據(jù)結構、中斷和緩存器處理方式。
CPPI基于一種緩存器分散/集合方案:單個的數(shù)據(jù)包首先被分拆,然后存儲在小的緩存器中；在還原過程,系統(tǒng)重新從這些小的緩存器中找到它們,并進行重新組合(這與使用在存儲器中地址連續(xù)的緩存器不同)。當需要轉換協(xié)議時,一個數(shù)據(jù)包的報頭可以被附加在小的緩存器中,從而使CPU不必重寫整個數(shù)據(jù)包和報頭(即從一個大的緩存器復制內容到另一個大的緩存器)。由此大大節(jié)省的CPU工作周期使得緩存器分散/集合方案成為最有效的橋接和路由方案。
高效處理能力
為了提高這種固有的效率,CPPI添加了一種與片上不同模塊建立接口的通用方法,它使CPU能夠更高效地處理數(shù)據(jù)。這是指為了轉發(fā)數(shù)據(jù)而需對數(shù)據(jù)和緩存器描述符進行的轉換和格式重組工作更少了,從而削減了與管理鏈式緩存有關的開銷。發(fā)送和接收操作是高度對稱的,這導致最大的總線效率和存儲器利用率。在存儲器里,CPPI能夠補償數(shù)據(jù),例如,IP地址不會被分拆到不同的32位字里,從而在CPU需要地址時節(jié)省了額外的取址和重新組合操作。
用資源交換中心(SCR)替代片上公共數(shù)據(jù)總線可以增強分布式DMA控制和CPPI的性能。交換技術使得可以在不同的主/從設備之間同時發(fā)生多次數(shù)據(jù)傳輸。
乍看上去,實現(xiàn)一個SCR可能需要相當大的裸片面積,相應地,成本也會上升。但我們的經(jīng)驗是:一個SCR需要的門數(shù)只比一個傳統(tǒng)的總線大約多1.5萬個,與因同步傳輸而提高的性能相比,裸片面積的增大只是很小的付出。此外,因為采用SCR后外設接口的傳輸速度變得更快,所以端口緩存器的容量可以減小,從而抵消因交換結構增大的尺寸。
盡管多個端口能夠同時相互或給不同的存儲器區(qū)域傳送數(shù)據(jù),但在某個時刻,每個存儲器/從設備接口之間只能發(fā)生一次傳輸。因此,雖然SCR使總線不再是數(shù)據(jù)的瓶頸,但必須注意不要在外部存儲器接口(EMIF)與系統(tǒng)存儲器之間創(chuàng)造新的瓶頸。通過把CPPI緩存器地址描述符存儲在片上SRAM而不是主存儲器中,我們即使不能消除這個潛在的問題,也可以把它的威脅降到最低。CPU可以訪問片上SRAM,以獲得描述符,而不會因為存取操作造成EMIF的阻塞。因此,EMIF可以完全投入于更高效地處理DMA任務。
CPU內部的指令和數(shù)據(jù)高速緩存的大小是一個關鍵的性能和成本因素。對一系列寬帶操作的測試表明:包吞吐量隨著高速緩存的增大而逐步提高。不過,高速緩存的容量在達到某些關鍵量級時會導致路由吞吐量顯著提高。當指令高速緩存增加到8KB和數(shù)據(jù)高速緩存增加到4KB時,性能會發(fā)生一次飛躍,這與當今許多寬帶處理器的高速緩存配置相一致。
當指令高速緩存器增加到16KB和數(shù)據(jù)高速緩存器增加到8KB時,性能會出現(xiàn)一次更大的飛躍。取決于測試的操作系統(tǒng),第一次性能飛躍可使包吞吐量增加近50%到100%,而對于測試的所有操作系統(tǒng),第二次性能飛躍都可使包吞吐量增加一倍。而將數(shù)據(jù)高速緩存容量增加到與指令高速緩存器相同的大小,只會導致吞吐量的輕微增長。
當聯(lián)合使用16KB/8KB的高速緩存和在片上存儲CPPI描述符的方案時,包吞吐量能夠得到最大的提高,而這正是寬帶處理器的首選應用方案。
作者:Greg Christison
通信處理器開發(fā)部經(jīng)理
TI公司
