Cellon Peripheral Circuit（以下簡稱Cell on Peri）構(gòu)造由美光（Micron）與英特爾（Intel）陣營開發(fā)，采用將3D NAND Flash晶胞（Cell）數(shù)組堆棧在外圍電路CMOS邏輯IC上的方式，以縮減采3D NAND Flash解決方案的芯片面積。DIGITIMES Research觀察，三星電子（Samsung Electronics）已提出類似此一構(gòu)造的COP（Cell Over Peri）方案，將有利整合組件廠（Integrated Device Manufacturer；IDM）三星、東芝（Toshiba）提升其3D NAND Flash競爭力。
然而，Cell on Peri構(gòu)造將原先在不同制程制作的3D NAND Flash與邏輯電路結(jié)合于單一制程，雖有其優(yōu)點，但尚存諸多課題，包括相關(guān)產(chǎn)線與設(shè)備需延伸、擴大，將導(dǎo)致業(yè)者的資本支出增加，且3D NAND Flash經(jīng)高溫制程后，恐因高溫而破壞下方CMOS電路，將影響良率。
由于三星同時生產(chǎn)3D NAND Flash與邏輯電路，如Cell on Peri構(gòu)造能克服良率與成本等問題，可望成為其爭取蘋果（Apple）應(yīng)用處理器（Application Processor；AP）訂單的優(yōu)勢，而東芝半導(dǎo)體事業(yè)涵蓋3D NAND Flash與系統(tǒng)LSI，美光與英特爾陣營亦可結(jié)合雙方3D NAND Flash與CPU，運用Cell on Peri構(gòu)造，有助其提升3D NAND Flash競爭力。
另外，3D NAND Flash若引進Cell on Peri構(gòu)造，由于在形成外圍區(qū)域后，需經(jīng)過化學(xué)機械研磨（Chemical Mechanical Polishing；CMP）制程使之平坦化，才能于其上形成3D NAND Flash晶胞數(shù)組，將使得CMP制程的重要性提高。
Cell on Peri構(gòu)造有利采3D NAND Flash解決方案縮減芯片面積
Cellon Peri系由美光與英特爾陣營所開發(fā)，其與Peri under Cell是相同概念，意味先形成外圍（Peripheral）區(qū)域后，再堆棧晶胞，也就是運用將3D NAND Flash晶胞數(shù)組堆棧在外圍電路CMOS邏輯IC上的方式，縮減采3D NAND Flash解決方案的芯片面積。
具體而言，Cell on Peri構(gòu)造將字符線譯碼電路與感測放大器（Sense Amplifier）電路置于下層，且將3D NAND Flash晶胞數(shù)組置于上層。
為此，Cell on Peri構(gòu)造需增加約4層的金屬配線，其中2層金屬配線位在3D NAND Flash晶胞數(shù)組下方，用來鏈接上方3D NAND Flash晶胞數(shù)組及下方CMOS電路。
至于另2層金屬配線，則在3D NAND Flash晶胞數(shù)組上方，分別為位線與電源總線（Bus）。
美光與英特爾陣營于3D NAND Flash所開發(fā)的Cell on Peri構(gòu)造
數(shù)據(jù)源：美光、英特爾、南韓NH投資證券
換個方式比喻，Cell on Peri構(gòu)造如同將商店街設(shè)于住宅下方的住商混合大樓，有利于節(jié)省土地面積，反觀既有構(gòu)造則如同住宅與商業(yè)用途各自分開的兩棟大樓，需較大土地面積。
Cell on Peri構(gòu)造有利采3D NAND Flash解決方案縮減芯片面積示意圖
數(shù)據(jù)源：南韓NH投資證券
由于外圍區(qū)域占整體3D NAND Flash約30%面積，將3D NAND Flash晶胞數(shù)組堆棧在外圍電路之上，有助于采用3D NAND Flash解決方案縮減芯片面積
