系統(tǒng)工程師正受到降低成本和提高電路板可靠性的壓力。一個經(jīng)常被忽視的應(yīng)對措施是減少為FPGA、 微處理器和數(shù)字信號處理器進(jìn)行電源監(jiān)控而使用的元件數(shù)量。新穎的高集成度可編程電源電路將復(fù)位生成電路、看門狗定時器(WDT)和電壓.集成電路集成在單個器件之中。這種一體化方案有助于降低系統(tǒng)成本，解決設(shè)計人員所關(guān)心的可靠性問題。本文討論將可編程邏輯、ADC和DAC集成在一起的創(chuàng)新解決方案，該方案使電源管理功能具有更高的精確性，同時還可降低成本。
電源管理的挑戰(zhàn)
一個典型的CPU電源電路如圖1所示。對于典型的DSP、 FPGA或微處理器，各種電源電壓要求為：器件的核心電壓為1.2V、輔助電壓和PLL電壓為3.3V、 I/O驅(qū)動電壓為1.5V和1.8V。常見的電源設(shè)計的電壓是源于單一的5V輸入電源，通過一系列DC/DC轉(zhuǎn)換器后產(chǎn)生各種電源電壓。為提供如同單電源印刷電路板一樣的可靠性，必須對電路板上的所有電源進(jìn)行監(jiān)測，并能產(chǎn)生正確的CPU復(fù)位信號或電源故障中斷信號。
圖1的電壓監(jiān)控塊是一個集成電路，當(dāng)電源發(fā)生故障或手動切斷電路板的電源時，它會發(fā)送信號給CPU。如果任何一個DC/DC轉(zhuǎn)換器發(fā)生故障，電壓將升高或降低，超出正常工作電壓的范圍，從而導(dǎo)致CPU不能正常執(zhí)行程序。對CPU而言，一個潛在的最糟糕情況是非易失性內(nèi)存被改寫，使系統(tǒng)無法啟動。如果電源發(fā)生故障時能夠中斷CPU，就能安全地中止當(dāng)前任務(wù)，為可靠重新啟動保存重要信息。
許多廉價的電壓.集成電路通常有一個被忽視的負(fù)作用，對于電壓變化，.的閾值將影響整個系統(tǒng)的容差。圖2說明了這種情況。核心電壓的規(guī)格為1V+/-5％，如果CPU核心電壓低于0.95V，就要求.必須發(fā)出一個中斷信號。然而，考慮到.的閾值精度，電壓變化的整個容差降低了。在這個例子中，該.的閾值為0.95V＋2％/-3％(0.97V至0.93V)。采用這種監(jiān)控集成電路時，該閾值應(yīng)設(shè)置成0.97V ，這就限制了DC/DC轉(zhuǎn)換器的容差。
圖1中的復(fù)位發(fā)生器塊是另一種較常見的分立集成電路，當(dāng)所有電壓穩(wěn)定后，它向CPU發(fā)出釋放復(fù)位輸入信號。在所有電源穩(wěn)定之后，CPU繼續(xù)保持復(fù)位模式一段時間是常見的情況。例如，Power Good信號有效后，移動式英特爾Atom處理器期待“脈沖延伸”兩個毫秒的復(fù)位脈沖。只有到那個時刻，CPU才開始執(zhí)行程序。
圖1中的最后一個分立集成電路塊是看門狗定時器。如果主程序沒有對監(jiān)視器進(jìn)行定期服務(wù)，這個定時器件觸發(fā)系統(tǒng)復(fù)位。其目的是將系統(tǒng)從暫停狀態(tài)恢復(fù)為正常運行。
提升電源管理的靈活性并降低成本
電源，復(fù)位和看門狗定時器應(yīng)用需求是多種各樣的，這導(dǎo)致元件供應(yīng)商提供大量的分立數(shù)字和混合信號元件，以幫助設(shè)計人員應(yīng)對電源管理的挑戰(zhàn)。但是，如果采用分立電壓.，復(fù)位和定時器電路會增加印刷電路板布局的復(fù)雜性，并提高成本。
由于板級寄生作用和電源的開關(guān)，電壓波動是正常的電源特性，削減成本的措施之一是使用不太精確、成本更低的電壓.件。然而，變化超過1％的廉價.閾值會降低系統(tǒng)的電源紋波容差，并導(dǎo)致復(fù)位條件比實際需要的多。在一些設(shè)計中，另一個降低成本的措施是不監(jiān)測所有的電壓幅度，期望在正常工作期間，DC/DC轉(zhuǎn)換器沒有故障。這雖然降低了成本，可靠性卻沒有保障。
電路板的變化迫使設(shè)計人員重新設(shè)計電源管理電路，每次設(shè)計都要使用各種元器件。使用功能固定的分立集成電路的重新設(shè)計常常意味著要備有更多合格的元件，這將帶來很大的庫存量。
許多電源管理電路設(shè)計存在著固有的缺點，因而設(shè)計者萌生了將復(fù)雜可編程器件與高精度模擬電路集成在同一器件上的想法。可編程器件為狀態(tài)機(jī)或布爾邏輯描述的各種邏輯時序提供了靈活性。精確可編程斷點的改進(jìn)型閾值.使同一芯片可用于更廣泛的電源監(jiān)控應(yīng)用。總之，可編程的電源管理集成電路使具有普遍性的電源管理解決方案實現(xiàn)標(biāo)準(zhǔn)化 .
可編程電源管理集成電路實例
萊迪思半導(dǎo)體的Power Manager II是高集成度的產(chǎn)品，提升了許多板級監(jiān)控集成電路的精確性。這些電源管理器件將精密故障監(jiān)測電路、 CPLD和ADC/DAC電路集成在同一器件中。例如， Power Manager II中的一個產(chǎn)品可監(jiān)控多達(dá)六個電源，并提供七個數(shù)字輸出，其中兩個輸出可配置成高電壓MOSFET驅(qū)動器，另外五個輸出可配置成輸入。它還有兩個通用數(shù)字輸入端，可用于其他控制功能(圖3)。通過使用具有四個可編程定時器的可編程邏輯器件塊，該器件可以產(chǎn)生CPU復(fù)位信號，包括脈沖延伸和電源故障中斷信號。
這種電源管理集成電路取代了如前所述的三個電壓.、復(fù)位發(fā)生器和看門狗定時器電源管理集成電路，且成本較低。在某些情況下，甚至取代兩個分立集成電路就可能會得到一個更經(jīng)濟(jì)的設(shè)計。電源管理集成電路的高集成度特性不但有助于節(jié)省時間和經(jīng)費，還可用于多種設(shè)計。
Power Manager II POWR607器件的6個電壓.(VMON)都是獨立可編程的。斷點比較器提供192可編程點，整個范圍為0.667V到5.811V。當(dāng)電源關(guān)閉之后，每個都提供一個75mV零檢測選擇，以確定電源輸出是否已經(jīng)衰退到無效的情況。如果被監(jiān)測的電壓大于斷點設(shè)置，每個比較器輸出一個邏輯高電平至可編程器件塊。比較器提供設(shè)定點的滯回約1％，以減少由電路板引入的輸入噪聲造成的誤觸發(fā)，以及由于開關(guān)電源而引起的正常電源紋波。過電壓和欠電壓電壓斷路點是可編程的，反映了被管理的DSP/FPGA/微機(jī)的容差。每一個電壓.提供一個數(shù)字濾波器，可以延時比較器的輸出，以避免假的觸發(fā)條件。針對CPU的看門狗定時器功能，該器件提供一個內(nèi)置的振蕩器和可編程定時器電路，設(shè)定時序間隔范圍為32微秒到2秒。
實際應(yīng)用證實了Power Manager II器件對從事數(shù)字系統(tǒng)設(shè)計工程師和模擬電源設(shè)計者都頗具吸引力。該器件提供一個簡單的軟件可編程接口，通過一個示意框圖允許設(shè)計者用對話框配置模擬塊，通過一個方程構(gòu)造器就能夠容易地構(gòu)建復(fù)位時序。該器件提供了在系統(tǒng)可編程(ISP)的JTAG接口，并可訪問標(biāo)準(zhǔn)的JEDEC的文件格式。當(dāng)器件已安裝在電路板上時，可通過ISP接口對電路的功能進(jìn)行修改或升級。通過JTAG鏈，它比傳統(tǒng)的分立集成電路有更好的可見度。
可重復(fù)編程電源管理器的概念有助于加速修改已有的電路板，減輕修改設(shè)計的負(fù)擔(dān)。通過集成大多數(shù)電源管理應(yīng)用中采用的分立集成電路，可編程電源管理芯片不但提供更好的靈活性，還降低了元器件材料成本。
